선단 리소그래피 수출 통제는 AI 실리콘 야심을 얼리지 않았습니다. 2026년 내내 방향을 바꿨습니다. 나노미터 축소가 막히거나 늦어지면 팀은 아키텍처로 성능을 삽니다. 성숙·중급 노드 웨이퍼에서 연산 밀도를 올리는 칩렛, 하이브리드 본딩, 3D 스택입니다.
산업 논리는 단호합니다. 가장 조밀한 트랜지스터를 찍을 수 없으면 더 많이 조립하고—메모리를 더 가깝게 둡니다. 그 경로는 제재 시장 로드맵과, 이미 패키지를 제품으로 다루는 주류 AI 패키지 모두에서 보입니다.
우회로가 실제로 사는 것
- EUV 없는 밀도 — 수직 통합과 멀티다이 조립이 구형 노드에 남은 성능 일부를 회수합니다.
- 공급 유연성 — 칩렛을 다른 공정·벤더에서 구해 하나의 패키지 계약 아래 통합할 수 있습니다.
- 니어메모리 대역폭 — 로직과 메모리를 쌓으면 많은 AI 커널을 지배하는 데이터 이동 에너지를 줄입니다.
스케일에서 여전히 실패하는 것
열 밀도는 본딩 층마다 오릅니다. 수율은 다이 사이에서 누적됩니다. “칩”이 사실 패키지 안 시스템이면 설계·테스트 복잡도가 폭증합니다. UCIe 같은 표준은 상호운용을 돕지만, 자격된 OSAT 용량·기판 공급·스택 내부를 보는 계측 필요를 지우지 않습니다.
지정학도 양날입니다. 패키징 장비·케미컬·EDA 플로가 병목으로 남습니다. 여전히 제한 장비·IP에 의존하는 3D 전략은 부분 탈출일 뿐입니다.
앞으로 볼 포인트
- 슬라이드 데모가 아니라 하이브리드 본딩 AI 가속기의 양산 수율.
- 중급 노드+스택이 비제한 선단 다이와의 격차를 얼마나 좁히는지.
- 수출 제도가 스캐너에서 패키징·본딩 툴체인으로 넓어지는지.
High-NA와 HBM은 여전히 비제한 프론티어를 정의합니다. 칩렛·3D 스택은 제약 시장 장입니다. 리소그래피 접근이 한계일 때 조립으로 성능을 사는 길.